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상세 정보 |
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| 엠에프르: | 텍사스 인스트루먼츠 사 | 시리즈: | TMS320C55x |
|---|---|---|---|
| 패키지: | 트레이 | 제품 상태: | 활동가 |
| 타입: | 고정점 | 인터페이스: | 호스트 인터페이스, I2C, 맥브스피, UART |
| 비휘활성 메모리: | 300MHz | 엠에프르 텍사스 인스트루먼츠 사 시리즈 TMS320C55x 패키지 트레이 제품 상태 능동형 고정점 앵테르패크: | ROM (32kB) |
제품 설명
TMS320VC5501PGF300 Dip Ic 소켓 Ic Fxd-Pnt Dsp 600 Mips 176-Lqfp
IC FXD-PNT DSP 600 MIPS 176-LQFP
사양 TMS320VC5501PGF300
| 유형 | 설명 |
| 범주 | 집적 회로(IC) |
| 임베디드 | |
| DSP(디지털 신호 프로세서) | |
| 제조업체 | 텍사스 인스트루먼트 |
| 시리즈 | TMS320C55x |
| 패키지 | 쟁반 |
| 제품 상태 | 활동적인 |
| 유형 | 고정 소수점 |
| 상호 작용 | 호스트 인터페이스, I²C, McBSP, UART |
| 클록 속도 | 300MHz |
| 비 휘발성 기억 장치 | 롬(32kB) |
| 온칩 RAM | 48kB |
| 전압 - I/O | 3.30V |
| 전압 - 코어 | 1.26V |
| 작동 온도 | -40°C ~ 85°C(TC) |
| 장착 유형 | 표면 실장 |
| 패키지/케이스 | 176-LQFP |
| 공급자 장치 패키지 | 176-LQFP(24x24) |
| 기본 제품 번호 | TMS320 |
특징TMS320VC5501PGF300
• 고성능, 저전력, 고정 소수점 TMS320C55x 디지털 신호 프로세서(DSP)
− 300MHz 클록 속도에 대한 3.33ns 명령 주기 시간
− 16K바이트 명령어 캐시(I-Cache)
− 사이클당 실행되는 하나/두 개의 명령어
− 이중 승수[초당 최대 600백만 곱셈 누적(MMACS)]
− 2개의 산술/논리 유닛(ALU)
− 프로그램 버스 1개, 내부 데이터/오퍼랜드 읽기 버스 3개, 내부 데이터/오퍼랜드 쓰기 버스 2개
• 명령 캐시(16K 바이트)
• 4K × 16비트 DARAM(Dual-Access RAM)의 4개 블록으로 구성된 16K x 16비트 온칩 RAM(32K 바이트)
• 16K × 16비트 1대기 상태 온칩 ROM(32K 바이트)
• 8M × 16비트 최대 주소 지정 가능 외부 메모리 공간
• 32비트 외부 병렬 버스 메모리는 GPIO(범용 입력/출력) 기능과 글루리스 인터페이스로 EMIF(외부 메모리 인터페이스)를 지원하여 다음을 수행합니다.
− 비동기 정적 RAM(SRAM)
- 비동기식 EPROM
- 동기식 DRAM(SDRAM)
− 동기식 버스트 RAM(SBRAM)
• 에뮬레이션/디버그 추적 기능은 마지막 16개의 프로그램 카운터(PC) 불연속성과 마지막 32개의 PC 값을 저장합니다.
• 6개 장치 기능 도메인의 프로그래밍 가능한 저전력 제어
• 온칩 주변기기
− 6채널 직접 메모리 액세스(DMA) 컨트롤러
− 2개의 다중 채널 버퍼 직렬 포트(McBSP)
− 프로그래밍 가능한 APLL(아날로그 위상 고정 루프) 클록 발생기
− 범용 I/O(GPIO) 핀 및 전용 출력 핀(XF)
− 8비트 병렬 호스트 포트 인터페이스(HPI)
− 4개의 타이머
− 2개의 64비트 범용 타이머
− 64비트 프로그래밍 가능 감시 타이머
− 64비트 DSP/BIOS 카운터
− I2C(Inter-Integrated Circuit) 인터페이스
− 범용 비동기 수신기/송신기(UART)
• 온칩 스캔 기반 에뮬레이션 로직
• IEEE Std 1149.1†(JTAG) 바운더리 스캔 로직
• 패키지:
− 176단자 LQFP(로우 프로파일 쿼드 플랫팩)(PGF 접미사)
− 201-터미널 MicroStar BGA(볼 그리드 어레이)(GZZ 및 ZZZ 접미사)
• 3.3-VI/O 공급 전압
• 1.26V 코어 공급 전압
애플리케이션~의TMS320VC5501PGF300
TMS320VC5501(5501) 고정 소수점 DSP(디지털 신호 프로세서)는 TMS320C55x DSP 세대 CPU 프로세서 코어를 기반으로 합니다.C55x DSP 아키텍처는 증가된 병렬성과 전력 손실 감소에 총체적으로 초점을 맞춰 고성능 및 저전력을 구현합니다.CPU는 프로그램 버스 1개, 데이터 읽기 버스 3개, 데이터 쓰기 버스 2개, 주변 장치 및 DMA 활동 전용 추가 버스로 구성된 내부 버스 구조를 지원합니다.이러한 버스는 단일 주기에서 최대 3개의 데이터 읽기와 2개의 데이터 쓰기를 수행할 수 있는 기능을 제공합니다.병렬로 DMA 컨트롤러는 CPU 활동과 독립적으로 데이터 전송을 수행할 수 있습니다.
환경 및 수출 분류TMS320VC5501PGF300
| 기인하다 | 설명 |
| RoHS 상태 | ROHS3 준수 |
| 수분 민감도 수준(MSL) | 4 (72시간) |
| REACH 상태 | REACH 영향 없음 |
| ECCN | 3A991A2 |
| HTSUS | 8542.31.0001 |
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